Diseño de circuitos secuenciales y memoria SRAM en MOS

Procedimiento General de Síntesis

1. Descripción en lenguaje natural.
2. Representación de esa descripción en términos de autómatas finitos.
3. Minimización del número de estados.
4. Selección de biestables y cálculo de las funciones de excitación.
5. Asignación de estados:
   • Ordenamos los estados de S₀ a S_A-1 (2^N ≥ A ≥ 2^N+1), donde A es el número de estados. Y los reescribimos en binario. N es el número de biestables.
   • Ahora elegimos un biestable para cada bit de estado.
   • Aplicamos los algoritmos de síntesis para obtener las funciones Y_k(t).
6. Obtenemos las funciones de excitación para cada biestable.

Circuito Integrado 555

Modo Monoestable

El terminal 7 se une al terminal 6, el 4 se une al 8, y entre el terminal 8 y el 1, se introduce un divisor básico con R_a y C. Inicialmente, el condensador está descargado. Al aplicar un impulso negativo en el terminal de disparo (2), cuando el potencial de este terminal cae por debajo de la tensión de referencia del segundo comparador, cambia de estado y arrastra al biestable, que pasa a cortar al transistor, desconectando el terminal 7 y permitiendo la carga del condensador. A su vez, el biestable pone a nivel alto la salida (3). Cuando se dispara, no se puede parar hasta que termina un ciclo.

Fórmula para el tiempo monoestable: t₁ = R_a * C * ln(3).

Modo Astable

El circuito se redispara a sí mismo mediante una realimentación entre los terminales 2 (disparo) y 6 (umbral). De esta forma, la tensión en los extremos del condensador oscila entre V_cc/3 y 2V_cc/3. En este modo, separamos el terminal 7 del 6 con R_b. El condensador se carga a 2V_cc/3 a través de R_a y R_b y se descarga a través de R_b.

T₁ (carga) = 0.69 * (R_a + R_b) * C (salida alta).

T₂ (descarga) = 0.69 * R_b * C (salida baja).

Celda SRAM en MOS

La celda almacena un '1' cuando Q₁ está en conducción y Q₂ en corte.

Para leer: Se activan sus puertas de transmisión poniendo V_dd = 12V en WL, con lo que Q₅ y Q₆ conducen y transmiten el potencial del punto A (punto de '0') a la línea de datos correspondiente (BL!). El potencial del punto B (punto de '1') se transmite a BL, y el amplificador diferencial de lectura extrae el dato.

Para escribir: Para escribir un '1', se mantiene BL en 12V y se baja la tensión de BL! a 0V. Esto hace conducir a Q₁ a través de Q₆ (si es que estaba cortado), quedando el drenador de Q₁ a 0V. Como esta es la tensión del terminal de puerta de Q₂, este pasa al corte. Cuando WL vuelve a 0V, el '1' lógico queda almacenado en la celda, dado que los transistores Q₅ y Q₆ pasan de nuevo al estado de corte, presentando alta impedancia.

Biestables

• RS: 00 -> Q_n; 01 -> 1; 10 -> 0; 11 -> indeterminado.
• RS sincronizado: Lleva dos AND con el CK.
• RS disparado por flancos: Lleva una AND en CK, con una de las patas invertida, y la salida al CK del RS.
• RS sincronizado por nivel: Dos entradas Pr, Clr.
• JK: 00 -> Q_n; 01 -> 1; 10 -> 0; 11 -> Q_n!. Se crea con un RS y con unas AND con K realimentado a Q y entre las AND CK.
• T: Con la entrada T activa, cambia de estado a cada pulso del reloj. Se crea uniendo las dos patas de un JK.
• D: Si le entra un '1' por la entrada, entrega un '1', y si le entra un '0', entrega un '0'. Se obtiene con un RS o un JK uniendo las entradas con un inversor.

NMOS: Cuando las puertas están en paralelo, se implementa una NOR, y cuando están en serie, una NAND.