Implementación Microprogramada de Suma y Resta de Punto Flotante

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MICROPROGRAMADO

Secuencia de Microoperaciones (FETCH y SRPF)

A continuación, se detalla la secuencia de microoperaciones para la ejecución de la instrucción de Suma/Resta de Punto Flotante (SRPF), incluyendo la fase de FETCH. Las operaciones se definen por la Dirección, la Microoperación ejecutada, los Bits-LCB de control y la Dirección de Salto.

DirecciónMicrooperaciónBits-LCBDirección de Salto
ADDR(FETCH)PCMAR0000------------
+1MGRP; PC+1 → PC0000------------
+2GPR(OP)OPR1111-----------
ADDR(SRPF)0011ADDR(FETCH)
+10100SRPF + 5
+2ACBR0001+3
+30101FETCH+4
+4ASAS0010FETCH+5
+50110SRPF+9
+60111SRPF+8
+7shr A; a ← a+10010SRPF+5
+8shr B; b ← b+10010SRPF+5
+91000SRPF+13
+10EAA + B0001
+111001FETCH+12
+12shr A; A1E; a ← a+10010FETCH+13
+13EAA + B'+10010+14
+141010SRPF+8
+15AA'+1; AsAs'0001
+161100FETCH
+17shl A; a ← a-10010SRPF+16
+181011SRPF+16
+19AC ← 00010FETCH

Matriz de Control Lógico y Señales de Salto

Esta matriz define las señales de control de salida (I, B, R) en función de las entradas de estado (S3-S0) y los indicadores de registro o banderas de condición (Zb, Zac, OP, RS, a, b, E, A, A1).

Estado (S)Banderas/Registros de CondiciónSalidas de Control
S3S2S1S0ZbZacOPRSabEAA1IBR
0001100
0010010
00110100
00111010
01000010
01001100
01010010
01011100
011000010
011001100
011010100
011011010
01110100
01111010
100000100
100001010
100010010
100011100
10010010
10011100
10100100
10101010
1011100
1011010
1100100
1100010
1101001

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