Optimización del Rendimiento en Procesadores: Técnicas y Conceptos Clave

Optimización del Rendimiento en Procesadores

Métricas de Rendimiento

Rendimiento = T_respuesta^-1 | Speedup = Rendimiento_x / Rendimiento_y | t_cpu = t_usuario + t_sistema = I * CPI * T_ciclo | % uso CPU = t_cpu / t_respuesta | CPI = Sum(CPI_Inst * Freq) = Ciclos / Inst | Amdahl_S = 1 / ((1 - F) + F / G), F = Fracción del tiempo de la mejora, G = Ganancia introducida durante ese tiempo | Amdahl_Smax = 1 / (1 - F) | P_t = P_e + P_d = V_dd * I_dd + 1/2 * V_dd² * Cl * freq | E = P * t | Si no te habla de SEGUNDOS no puede ser AMDHAL (ByProf). Si te dice elegir mejora, Amhdal. Si no, Speedup norma.

Tiempo de Acceso a Memoria

T_acceso = T_acierto + T_f * P | T_cpu = I * (Ciclos_CPU + Ciclos_Mem) * T_ciclo | Ciclos_Mem = Accesos_mem * TF * P

Organización de Caché

• Directa: Etiqueta, línea (nº líneas), palabra (tamaño línea)
• Asociativa: Etiqueta, palabra
• Asociativa por Conjuntos: Etiqueta, conjunto (nº conjuntos), palabras

Políticas de Escritura en Caché

• Write-Through: T_acceso = %Lect * T_acierto + %Esc + T_mem + T_fallo * P
• Write-Back: T_acceso = T_acierto + Tasa_Fallo * P: Penalización = T_BloqMP * (1 - Modificados) + 2 * T_BloqMP * Modificados

Procesadores Monociclo y Segmentado

Monociclo: T_ciclo = Camino Crítico de la instrucción más larga (LDR), CPI = 1

Segmentado: CPI Ideal: 1, CPI Real: 1 + Ciclos perdidos por inst | T_{ciclo seg} = T_{ciclo no seg} / etapas | Freq_seg = freq_mono * etapas | Tiempo_NSG = I * T_ciclo | Tiempo_SG = ((N - 1) + I) * T_ciclo | Para saltos

CPI Real: 1 + Ciclos perdidos por salto * % saltos

Técnicas de Optimización del Rendimiento

Reducción del CPI y del Ciclo de Reloj

Los procesadores de alto rendimiento utilizan la reducción del CPI y/o del ciclo de reloj. El tamaño de los transistores influye en la velocidad y el consumo de energía. Transistores más pequeños son más rápidos y consumen menos. Mayor densidad de transistores permite procesadores más complejos o la integración de más procesadores en un solo chip. El reto es conseguir un equilibrio entre velocidad, consumo de potencia y coste en chips con miles de millones de transistores.

Segmentación del Procesador

Segmentar el procesador en más etapas permite aumentar la frecuencia (10-20 etapas). El número máximo de etapas está limitado por los riesgos del procesador, que aumentan el CPI debido a bloqueos. La sobrecarga y el coste debido a los registros de segmentación también son factores limitantes.

Micro-operaciones

Cada instrucción ensamblador se descompone en un conjunto de micro-operaciones simples que pueden ejecutarse en un procesador sencillo, favoreciendo el caso más común. Una instrucción única más compleja ocupa menos memoria y ahorra energía. Mantener un equilibrio entre todas estas cuestiones es fundamental para optimizar el rendimiento y el consumo energético.

Predicción Dinámica de Saltos

Predice si el salto se toma o no en función de la historia de la ejecución del programa.

• Branch Target Buffer (BTB): Tabla de las últimas instrucciones de saltos que el procesador ha ejecutado. Incluye la dirección de destino del salto y la historia de si el salto se ha tomado o no. Opera en la etapa Fetch: determina qué instrucción ejecutar sin perder ningún ciclo.
• Predicción de salto tomado: Carga en el PC la dirección de la instrucción almacenada en la entrada correspondiente del BTB. De uno o dos bits.

Procesadores Superescalares

Un procesador superescalar contiene varias copias del camino de datos segmentado para ejecutar múltiples instrucciones simultáneamente. Un procesador superescalar que ejecuta dos instrucciones por ciclo de reloj explota el paralelismo espacial, temporal y de instrucción.

Procesamiento Fuera de Orden

Procesa instrucciones independientes antes que las bloqueadas por dependencias (scoreboard, tabla que guarda las dependencias que se esperan). Renombrado de registros, no visibles al programador (no arquitecturales).