Arquitectura d'Ordinadors: Von Neumann, Pipelining i Memòries

Arquitectura de Von Neumann

Von Neumann

Les dades i els programes es guarden en una mateixa memòria de lectura-escriptura. Els continguts d'aquesta memòria s'accedeixen indicant la posició sense importar el tipus. Execució en seqüència i representació binària.

CPU:

• Unitat de Control (UC): Controla tots els components i interpreta instruccions (Decodifica, executa i transforma instruccions).
• Unitat Aritmètica Lògica (ALU): Realitza operacions matemàtiques i lògiques.
• Registres: Guarda dades binàries, accés ràpid, grandària fixa de propòsit general i específics.
• Data Path: Connexió interna que comunica la UC amb les altres unitats i registres, mou dades entre diferents components i controlat per un rellotge.

Estructura IAS: (MBR: Conté una paraula que deu ser emmagatzemada a la memòria. També per rebre una paraula procedent de la memòria. MAR: Adreça en memòria de la paraula que va a ser escrita o llegida. IR: Operació d'instruccions que es va a executar. PC: Conté l'adreça de la pròxima instrucció que serà captada de la memòria. AC/MQ: Per guardar operands i resultats de la ALU amb caràcter temporal.)

Pipelining

Pipelining

Consisteix a executar solapades vàries instruccions al mateix temps. Per a tenir un pipeline calen recursos per a cada etapa. Les instruccions en general tenen 5 etapes:

• Obtenir (fetch) una instrucció de la memòria.
• Llegir els registres mentre es decodifica la instrucció.
• Executar la operació o calcular una adreça.
• Accedir a un operand a la memòria de dades.
• Escriure el resultat a un registre.

IF: obté la instrucció de la memòria. ID: Decodifica la instrucció i llegeix els operands. EX: Executa la instrucció. MEM: llegeix/escriu la memòria. WB: Escriu el resultat en el registre.

Speed-up: Si les etapes del pipeline estan perfectament balancejades, en teoria, l'speedup d'un pipeline és aproximadament igual al número d'etapes. Un pipeline de 5 etapes és 5 vegades més ràpid que la versió sense pipeline. Està limitat pel número d'etapes i depèn del factor d'utilització del pipeline.

Memòries

Memòries

DRAM: Guarda informació com una càrrega en una capacitat espúria d'un transistor. Aquest transistor consumeix mínima energia i al llegir el bit, es descarrega la capacitat. (Consum mínim, capacitat alta d'emmagatzemament, cost/bit baix, temps d'accés alt, si construïm el banc de memòria utilitzant DRAM, no aprofitem la velocitat del processador).

SRAM: Una cel·la es composa de 6 transistors, menor capacitat d'emmagatzemament/xip. Major consum i la lectura és directa i no destructiva, temps d'accés baix. Alt consum, capacitat baixa d'emmagatzemament, cost/bit alt, temps d'accés baix, si construïm el banc de memòria utilitzant SRAM, el cost i el consum de la computadora són alts.