Principi rada A/D konvertora i arhitektura SRAM memorijskih ćelija

Nikvistov kriterijum i proces semplovanja

Nikvistov kriterijum zahteva da frekvencija semplovanja mora biti bar dva puta viša od najviše frekvencije sadržane u ulaznom signalu. Ukoliko ovaj uslov nije ispunjen, dolazi do pojave tzv. alijasinga (aliasing). Sledi potpunija definicija Nikvistovog kriterijuma:

• Signal sa maksimalnom frekvencijom f_a mora biti semplovan frekvencijom f_s > 2f_a. Ovim se garantuje da će u digitalni domen biti preneta potpuna informacija o signalu.
• Alijasing nastaje kada je f_s < 2f_a.
• Signal sa frekventnim komponentama u opsegu između f_a i f_b mora biti semplovan frekvencijom f_s > 2(f_b − f_a). U suprotnom, nastaje pojava alijasinga.

Kolo za odmeravanje i zadržavanje (S/H kolo)

Za pravilan rad A/D konvertora neophodno je da analogni napon na ulazu konvertora bude konstantan za vreme dok traje konverzija; u suprotnom, promena ulaznog napona za vreme trajanja konverzije može da uzrokuje grešku. Trajanje konverzije zavisi od tipa i rezolucije A/D konvertora; može biti kraće ili duže, ali uvek postoji.

S obzirom na to da je ulazni analogni signal, po svojoj prirodi, promenljiv, neophodno je dodatno kolo koje će obezbediti uslov konstantnog ulaznog napona A/D konvertora. Takvo kolo se zove kolo za odmeravanje i zadržavanje, odnosno S/H (sample-and-hold) kolo. Izlaz iz S/H kola se menja samo u određenim trenucima (trenucima odmeravanja), a između njih vrednost je jednaka vrednosti ulaznog signala u trenutku odmeravanja. Promene u ulaznom signalu koje nastaju između trenutaka odmeravanja su zanemarene.

A/D konvertor sa digitalnom rampom

Ključne komponente ovog tipa A/D konvertora su:

• Binarni brojač
• D/A konvertor
• Naponski komparator
• Izvor taktnih impulsa (oscilator)

Konverzija se startuje start impulsom, koji resetuje brojač, tj. postavlja ga u stanje „sve nule“, što daje napon 0 V na izlazu D/A konvertora. Po prestanku start impulsa, taktni impulsi počinju da deluju na brojač. Sa svakim taktnim impulsom, brojač odbroji za 1, a napon na izlazu D/A konvertora poraste za jedan kvant.

Sve dok je napon na izlazu D/A konvertora, U_da, manji od ulaznog analognog napona, U_a, na izlazu naponskog komparatora je visok naponski nivo, koji omogućava prolazak taktnih impulsa kroz logičko I kolo, a time i taktovanje brojača. Kada napon na izlazu D/A konvertora postane veći od ulaznog napona, na izlazu komparatora se uspostavlja nizak naponski nivo, što predstavlja indikaciju da je konverzija završena. Ujedno, nizak naponski nivo onemogućava dalji prolazak taktnih impulsa do brojača, koji zadržava rezultat konverzije sve do narednog start impulsa.

A/D konvertor sa sukcesivnom aproksimacijom (SAR ADC)

SAR ADC (Successive Approximation Register ADC) takođe „traži“ odgovarajuću digitalnu vrednost, ali pri tom koristi napredniji i brži algoritam pretrage. Postupak konverzije teče tako što se u svakom taktnom ciklusu određuje jedan bit digitalne vrednosti, počev od bita najveće težine (MSB).

Na početku konverzije, jedina poznata informacija jeste da se ulazni analogni napon, U_a, nalazi u intervalu između 0 V i referentnog napona konvertora (V_REF). U prvom ciklusu, konvertor ispituje kojoj polovini ovog intervala pripada ulazni napon: [0, V_REF/2] ili [V_REF/2, V_REF].

Da bi došao do odgovora, konvertor preko D/A konvertora postavlja napon V_REF/2 tako što postavlja MSB na 1. Zatim, u zavisnosti od ishoda poređenja, MSB se briše (ako je U_a < V_REF/2) ili ostaje 1. U drugom taktnom ciklusu, postupak se ponavlja sa sledećim bitom, koji se privremeno setuje, dajući napon V_REF/4 (ili odgovarajuću vrednost u zavisnosti od prethodnog koraka), te se ponovo vrši poređenje.

Simultani (fleš) A/D konvertor

Simultani A/D konvertor (poznat i kao paralelni ili fleš konvertor) je najbrži tip A/D konvertora. On je u mogućnosti da istovremeno odredi sve bitove izlaznog digitalnog podatka bez potrebe za radom u više taktnih ciklusa. Osnovna ideja je da se ulazni analogni napon simultano poredi sa svih 2ⁿ − 1 diskretnih naponskih nivoa (pragova) i da se na osnovu rezultata poređenja odmah odredi izlazna digitalna vrednost.

Statička RAM memorija (SRAM)

Ćelija statičkog RAM-a (SRAM – Static RAM) sastoji se od dva ukrštena invertora koji formiraju leč (latch) kolo. Leč je povezan na dve bit-linije, b i b̅, pomoću NMOS tranzistora T1 i T2. Ovi tranzistori rade kao prekidači pod kontrolom selekcione linije.

Kada je na selekcionoj liniji prisutan nizak naponski nivo, tranzistori su isključeni i leč zadržava svoje stanje. Na primer, ako je u tački x logičko 1, tada je u tački y logičko 0. Ovo stanje se zadržava sve dok je leč izolovan od bit-linija.

CMOS realizacija SRAM ćelije

U CMOS realizaciji, tranzistorski parovi (T3, T5) i (T4, T6) formiraju invertore u leču. Operacije čitanja i upisa se ostvaruju na prethodno opisani način. CMOS SRAM se karakteriše:

• Malom potrošnjom energije
• Relativno malim vremenom pristupa (nekoliko nanosekundi)

Zbog ovih karakteristika, primenjuje se u sistemima gde je brzina rada kritičan zahtev.