Si un biestable D del tipo 7474
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PROCEDIMIENTO GENERAL DE Síntesis:
Descripción en lenguaje natural.
Representación de esa descripción en términos de A. Finitos
Minimización del numero de estados.
Selección de bi es y cálculo de las fun de escitación.
Asignación de estados:
Or denamos los estados de S0 a SA-1 (2N>=A>=2N+1) A numero estado. Y los reescribimos en binario. N es el numero de biestables.
Ahora elegimos un biestable para cada bit de estado.
Aplicamos los algoritmos de síntesis para ob. Las funciones yk(t).
Obtenemos de las funciones de excitación, para cada biestable.
CIRCUITO DE TIEMPO 555.
Modo Monoestable: El terminal 7 se une al terminal 6, el 4 se une al 8, y entre el terminal 8 y el 1, se introduce un partidor básico con Ra y C.
Incialmente el condensador está descargado, al aplicar un impulso negativo en el terminal de disparo, cuando el potencial de este terminal (2) cae por debajo de la tensión de referencia del segundo coomparador cambia de estado y arrastra al biestable, que pasa al corte al transistor, deconectando el terminl 7 y permitiendo la carga del condensador. A su vez el biestable pasa a alta la salida (3). Cuando se dipara no se puede parar hasta que no termina un cliclo.
Formula para el tiempo metaestable: t1= Ra*C*ln3.
Modo Astable: El circuito se redispara él mismo mediante una realimentación entre los terminales 2 (disparo) y 6 (umbral). De forma que la tensión en los extremos del condensador oscila entre Vcc/3 y 2Vcc/3. En este modo separamos el terminal 7 del 6 con RB. El condensador se carga a 2Vcc/3 a través de RA y RB y se descarga a través de Rb.
T1(carga)=0.69*(Ra+Rb)C (salida alta).
T2(descarga)= 069*Rb*C (salida Baja).
CELDA SRAM EN MOS:
La celda almacena un 1 cuando Q1 está en conducción y Q2 corte.
Para leer, se activan sus puertas de transmisión poniendo Vdd=12v en WL, con lo que Q5 y Q6 conducen y transmiten el potencial del punto A (punto de 0) a la línea de datos correspondiente (BL!). El potencial del punto B (punto de 1), se transmite a BL y el ampli diferencial de lectura extrae el dato.
Para escribir, Para escribir un 1 se mantiene BL en 12v, y se baja la tensión de BL! A 0V. Esto hace conducir a Q1 a través de Q6 (se es que estaba cortado), quedando el drenador de Q1 a 0v. Como esta es la tensión del terminal de puerta de Q2, este pasa al corte. Cuando WL vuelve a 0v, el 1 lógico queda almacenado en la celda dado que los trans Q5 y Q6 pasan de nuevo al estado de corte presentando alta impedancia.
BIESTABLES:
Rs: 00 - > Qn; 01 -> 1; 10 -> 0; 11 -> ??
Rs sincronizado: lleva dos and con el ck.
Rs disparado por flancos: lleva una AND en ck, con una de las patas invertida, y la salida al ck del rs.
Rs sincronizado por nivel. Dos entradas Pr, Clear.
JK: 00-> Qn; 01-> 1; 10-> 0; 11-> Qn! Se crea con un RS y con unas ADN con k y realimentao a Q y entre las AND ck.
T: con la entrada T activa cambia de estado a cada pulso del reloj, se crea uniendo las dos patas de un JK
D: Si le entra un 1 por la entrada, suelta un 1, y se le entra un 0 suelta un 0. Se obtiene con un RS o un JK uniendo las entradas con un inversor.
NMOS: Cuando las puertas están en paralelo, NOR, y en serie NAND.
Descripción en lenguaje natural.
Representación de esa descripción en términos de A. Finitos
Minimización del numero de estados.
Selección de bi es y cálculo de las fun de escitación.
Asignación de estados:
Or denamos los estados de S0 a SA-1 (2N>=A>=2N+1) A numero estado. Y los reescribimos en binario. N es el numero de biestables.
Ahora elegimos un biestable para cada bit de estado.
Aplicamos los algoritmos de síntesis para ob. Las funciones yk(t).
Obtenemos de las funciones de excitación, para cada biestable.
CIRCUITO DE TIEMPO 555.
Modo Monoestable: El terminal 7 se une al terminal 6, el 4 se une al 8, y entre el terminal 8 y el 1, se introduce un partidor básico con Ra y C.
Incialmente el condensador está descargado, al aplicar un impulso negativo en el terminal de disparo, cuando el potencial de este terminal (2) cae por debajo de la tensión de referencia del segundo coomparador cambia de estado y arrastra al biestable, que pasa al corte al transistor, deconectando el terminl 7 y permitiendo la carga del condensador. A su vez el biestable pasa a alta la salida (3). Cuando se dipara no se puede parar hasta que no termina un cliclo.
Formula para el tiempo metaestable: t1= Ra*C*ln3.
Modo Astable: El circuito se redispara él mismo mediante una realimentación entre los terminales 2 (disparo) y 6 (umbral). De forma que la tensión en los extremos del condensador oscila entre Vcc/3 y 2Vcc/3. En este modo separamos el terminal 7 del 6 con RB. El condensador se carga a 2Vcc/3 a través de RA y RB y se descarga a través de Rb.
T1(carga)=0.69*(Ra+Rb)C (salida alta).
T2(descarga)= 069*Rb*C (salida Baja).
CELDA SRAM EN MOS:
La celda almacena un 1 cuando Q1 está en conducción y Q2 corte.
Para leer, se activan sus puertas de transmisión poniendo Vdd=12v en WL, con lo que Q5 y Q6 conducen y transmiten el potencial del punto A (punto de 0) a la línea de datos correspondiente (BL!). El potencial del punto B (punto de 1), se transmite a BL y el ampli diferencial de lectura extrae el dato.
Para escribir, Para escribir un 1 se mantiene BL en 12v, y se baja la tensión de BL! A 0V. Esto hace conducir a Q1 a través de Q6 (se es que estaba cortado), quedando el drenador de Q1 a 0v. Como esta es la tensión del terminal de puerta de Q2, este pasa al corte. Cuando WL vuelve a 0v, el 1 lógico queda almacenado en la celda dado que los trans Q5 y Q6 pasan de nuevo al estado de corte presentando alta impedancia.
BIESTABLES:
Rs: 00 - > Qn; 01 -> 1; 10 -> 0; 11 -> ??
Rs sincronizado: lleva dos and con el ck.
Rs disparado por flancos: lleva una AND en ck, con una de las patas invertida, y la salida al ck del rs.
Rs sincronizado por nivel. Dos entradas Pr, Clear.
JK: 00-> Qn; 01-> 1; 10-> 0; 11-> Qn! Se crea con un RS y con unas ADN con k y realimentao a Q y entre las AND ck.
T: con la entrada T activa cambia de estado a cada pulso del reloj, se crea uniendo las dos patas de un JK
D: Si le entra un 1 por la entrada, suelta un 1, y se le entra un 0 suelta un 0. Se obtiene con un RS o un JK uniendo las entradas con un inversor.
NMOS: Cuando las puertas están en paralelo, NOR, y en serie NAND.